"Verilog" 태그별 라이브러리

PlatformIO

임베디드 개발을 위한 전문 협업 플랫폼:alien:.
  • 6.9k
  • Python
  • Apache License 2.0

logisim-evolution

디지털 논리 설계 도구 및 시뮬레이터.
  • 3.5k
  • Java
  • GNU General Public License v3.0 only

openwifi

오픈 소스 IEEE 802.11 WiFi 기저대역 FPGA(칩) 설계: 드라이버, 소프트웨어.
  • 3.2k
  • C
  • GNU Affero General Public License v3.0

chisel

Chisel: 최신 하드웨어 디자인 언어(chipalliance 제작).
  • 3.1k
  • Scala
  • Apache License 2.0

VexRiscv

FPGA 친화적인 32비트 RISC-V CPU 구현.

NyuziProcessor

GPGPU 마이크로프로세서 아키텍처.
  • 1.7k
  • C
  • Apache License 2.0

verilator

Verilator 오픈 소스 SystemVerilog 시뮬레이터 및 Lint 시스템.
  • 1.7k
  • C++
  • GNU Lesser General Public License v3.0 only

darkriscv

OpenSouce RISC-V CPU 코어가 Verilog에서 처음부터 하룻밤 만에 구현되었습니다!.
  • 1.7k
  • Verilog
  • BSD 3-clause "New" or "Revised"

icestudio

:snowflake: 개방형 FPGA 보드용 비주얼 편집기.
  • 1.5k
  • JavaScript
  • GNU General Public License v3.0 only

cocotb

Python에서 VHDL 및 Verilog 테스트벤치를 작성하기 위한 코루틴 기반 코시뮬레이션 라이브러리인 cocotb.
  • 1.4k
  • Python
  • BSD 3-clause "New" or "Revised"

SpinalHDL

스칼라 기반 HDL.
  • 1.3k
  • Scala
  • GNU General Public License v3.0

clash-ghc

Haskell에서 VHDL/Verilog/SystemVerilog 컴파일러로.
  • 1.3k
  • Haskell
  • BSD 2-clause "Simplified"

neorv32

🖥️ 플랫폼 독립적인 VHDL로 작성된 작고 사용자 정의가 가능하며 확장성이 뛰어난 MCU급 32비트 RISC-V 소프트 코어 CPU 및 마이크로컨트롤러와 같은 SoC..
  • 1.2k
  • VHDL
  • BSD 3-clause "New" or "Revised"

hdl

HDL 라이브러리 및 프로젝트.
  • 1.2k
  • Verilog
  • GNU General Public License v3.0

zipcpu

작고 가벼운 RISC CPU 소프트 코어.

MetroBoy

원래 Game Boy용 게이트 레벨 시뮬레이터 및 도구 저장소..

serv

SERV - 직렬 RISC-V CPU.

platformio-vscode-ide

VSCode용 PlatformIO IDE: IoT를 위한 차세대 통합 개발 환경.

fusesoc

FPGA/ASIC 개발을 위한 패키지 관리자 및 빌드 추상화 도구.
  • 995
  • Python
  • BSD 2-clause "Simplified"

openlane

OpenLane은 OpenROAD, Yosys, Magic, Netgen 및 설계 탐색 및 최적화를 위한 사용자 지정 방법론 스크립트를 포함한 여러 구성 요소를 기반으로 하는 GDSII 흐름에 대한 자동화된 RTL입니다.
  • 945
  • Python
  • Apache License 2.0

OpenROAD

RTL-to-GDS 흐름을 구현하는 OpenROAD의 통합 애플리케이션. https://openroad.readthedocs.io/en/latest/의 설명서.
  • 910
  • Verilog
  • BSD 3-clause "New" or "Revised"

riscv

RISC-V CPU 코어(RV32IM)(ultraembedded 제공).
  • 813
  • Verilog
  • BSD 3-clause "New" or "Revised"

awesome-hdl

하드웨어 설명 언어.

open-fpga-verilog-tutorial

오픈 소스 도구만 사용하여 디지털 시스템을 설계하고 이를 FPGA로 합성하는 방법을 알아보십시오.
  • 679
  • Verilog
  • GNU General Public License v3.0 only

scr1

SCR1은 Verilog의 고품질 오픈 소스 RISC-V MCU 코어입니다.

apio

:seedling: 오픈 FPGA 보드를 위한 오픈 소스 생태계.
  • 650
  • Verilog
  • GNU General Public License v3.0 only

verilog2factorio

이 프로젝트는 Verilog(하드웨어 설명 언어)를 Factorio 청사진으로 컴파일합니다.
  • 648
  • TypeScript
  • GNU General Public License v3.0 only

biriscv

32비트 수퍼스칼라 RISC-V CPU.

USB_C_Industrial_Camera_FPGA_USB3

USB C 산업용 카메라 프로젝트의 소스 및 문서 파일, 이 저장소에는 FPGA 펌웨어 및 USB 컨트롤러 펌웨어 소스와 함께 PCB 보드, FPGA, 카메라 및 USB가 포함되어 있습니다.

edalize

EDA 도구 인터페이스를 위한 추상화 라이브러리입니다.
  • 529
  • Python
  • BSD 2-clause "Simplified"