"Systemverilog" 태그별 라이브러리

clash-ghc

Haskell에서 VHDL/Verilog/SystemVerilog 컴파일러로.
  • 1.3k
  • Haskell
  • BSD 2-clause "Simplified"

verible

Verible은 파서, 스타일 린터, 포맷터 및 언어 서버를 포함하는 SystemVerilog 개발자 도구 모음입니다.
  • 965
  • C++
  • Apache License 2.0

hdmi

FPGA에서 HDMI를 통해 비디오/오디오를 보냅니다.

axi

고성능 온칩 통신을 위한 AXI SystemVerilog 합성 가능 IP 모듈 및 검증 인프라.

edalize

EDA 도구 인터페이스를 위한 추상화 라이브러리입니다.
  • 529
  • Python
  • BSD 2-clause "Simplified"

slang

SystemVerilog 컴파일러 및 언어 서비스(MikePopoloski 제공).

sv2v

SystemVerilog에서 Verilog로 변환.
  • 390
  • Haskell
  • BSD 3-clause "New" or "Revised"

vscode-terosHDL

VHDL 및 Verilog/SV IDE: 상태 머신 뷰어, 린터, 문서, 스니펫... 등!.
  • 389
  • JavaScript
  • GNU General Public License v3.0 only

svls

SystemVerilog 언어 서버.

sv-parser

IEEE 1800-2017을 완벽하게 준수하는 SystemVerilog 파서 라이브러리.
  • 335
  • Rust
  • GNU General Public License v3.0

pymtl3

오픈 소스 Python 기반 하드웨어 생성, 시뮬레이션 및 검증 프레임워크인 Pymtl 3(Mamba).
  • 295
  • Python
  • BSD 3-clause "New" or "Revised"

Surelog

SystemVerilog 2017 전처리기, 파서, Elaborator, UHDM 컴파일러. IEEE 디자인/TB C/C++ VPI 및 Python AST API를 제공합니다. Linux gcc, Windows msys2-gcc 및 msvc, OsX(chipalliance 제공)에서 컴파일됩니다.
  • 284
  • C++
  • Apache License 2.0

hdlConvertor

ANTLR4 기반의 C++/Python용 고속 Verilog/VHDL 파서 전처리기 및 코드 생성기.

svlint

SystemVerilog 린터.

rggen

구성 및 상태 레지스터를 위한 코드 생성 도구.

veryl

Verl: 최신 하드웨어 기술 언어.
  • 188
  • Rust
  • GNU General Public License v3.0

hdl_checker

더 나은 코드를 작성하는 데 도움이 되도록 기존 HDL 도구를 용도 변경합니다.
  • 172
  • Python
  • GNU General Public License v3.0 only

open-register-design-tool

SystemRDL 또는 JSpec 입력을 사용하여 레지스터 RTL, 모델 및 문서를 생성하는 도구입니다.

FPGA-SDcard-Reader

An FPGA-based SD-card reader to read files from FAT16 or FAT32 formatted SD-cards. 基于FPGA的SD卡读取器，可以从FAT16或FAT32格式的SD卡中读取文件。.

veridian

SystemVerilog 언어 서버.

BrianHG-DDR3-Controller

DDR3 컨트롤러 v1.60, 16개의 읽기/쓰기 포트, 구성 가능한 너비, 우선 순위, 각 포트의 자동 버스트 크기 및 캐시. 알파 혼합 레이어가 있는 VGA/HDMI 다중 창 비디오 컨트롤러. 문서 및 TB 포함..

cheshire

CVA6(pulp-platform에 의해)을 중심으로 구축된 최소 Linux 지원 64비트 RISC-V SoC.

fpu

system-verilog 및 vhdl의 IEEE 754 부동 소수점 라이브러리(taneroksuz 제공).
  • 34
  • VHDL
  • Apache License 2.0

spi-to-axi-bridge

모든 마이크로컨트롤러와 airhdl 레지스터 뱅크를 쉽게 인터페이스하기 위한 SPI to AXI4-lite 브리지..
  • 21
  • VHDL
  • Apache License 2.0

fsm2sv

SystemVerilog FSM 생성기.
  • 15
  • Python
  • BSD 3-clause "New" or "Revised"

libsv

오픈 소스, 매개변수화된 SystemVerilog 디지털 하드웨어 IP 라이브러리.

friscv

SystemVerilog에서 RISCV CPU 구현.

teroshdl-documenter-demo

이것은 TerosHDL이 명령줄에서 문서 프로젝트를 생성할 수 있는 방법의 예입니다. 따라서 CI 워크플로에 통합할 수 있습니다.

rggen-sv-rtl

RgGen용 공통 SystemVerilog RTL 모듈.

mips_cpu

단일 주기 32비트 MIPS.