VHDL로 작성된 라이브러리

pyxhdl

VHDL 및 Verilog용 Python 프런트엔드.
  • 7
  • GNU General Public License v3.0

SoC

Vincent Claes의 임베디드 FPGA 과정을 위한 Github Repo.
  • 7

rggen-sample

  • 7
  • MIT

REX_Classic

TRS-80 모델 100, 102, 200용 REX.
  • 7

fiate

오류 주입 자동 테스트 장비.
  • 6
  • Apache License 2.0

upduino-projects

Upduino v2.0 및 v3.0에서 작업한 다양한 VHDL 프로젝트.
  • 6
  • GNU General Public License v3.0 only

BYU_PYNQ_PR_Video_Pipeline_Hardware

BYU Pynq PR 비디오 파이프라인 하드웨어.
  • 6

cyc1000-rsu

CYC1000 FPGA 원격 시스템 업그레이드 프로젝트.
  • 6
  • MIT

WARP_Core

윌슨 AXI RISCV 프로세서 코어.
  • 6

hVHDL_fpga_interconnect

FPGA 모듈의 데이터에 액세스하기 위해 VHDL로 작성된 상호 연결 버스.
  • 5
  • MIT

video_processing

FPGA에서 실시간 비디오 처리.
  • 4

hVHDL_gigabit_ethernet

RGMII 인터페이스, 최소 이더넷, ip 및 udp 헤더 파서가 있는 합성 가능한 최소 기가비트 이더넷용 VHDL 라이브러리..
  • 4
  • MIT

minitel2.0

Domotic 응용 프로그램을 위해 오래된 minitel에서 최신 컴퓨팅 장치를 구축합니다.
  • 4
  • GNU General Public License v3.0 only

rggen-vhdl-rtl

  • 4
  • MIT

vc_axi

  • 3

TectOH

텍토닉스 오픈 하드웨어 샌드박스.
  • 2
  • GNU Lesser General Public License v3.0 only

Xilinx-DPUV3.0-Vivado-Proj

Xilinx Vivado Design Suite에서 Zynq-7000 PS를 사용하여 APU(Application Processing Unit)와 DPU IP(Deep Learning Processing Unit) 통합.
  • 2

es4

Tufts ES4 Intro to Digital Electronics용 코드.
  • 2
  • MIT

Arcade-MCR3_MiSTer

아케이드: Midway MCR3 기반 게임.
  • 2

Smallpond

CSE 490에서 생성된 완전히 새로운 RISC 아키텍처.
  • 2
  • MIT

BBC_DemiSTify

DemiSTify'ed BBC 마이크로.
  • 0

sin_lut

간단하고 매개변수화된 사인 룩업 테이블.
  • 0

VHDL_real_time_simulation

벅 컨버터의 합성 가능한 모델이 포함된 블로그 게시물을 위한 간단한 프로젝트입니다.
  • 0
  • MIT

TDP-11

  • 0

hlsVHDL_floating_point

  • 0
  • MIT

MultiCPU_Microprocessor

이것은 CS-401 Computer Architecture의 최종 프로젝트였습니다. 마이크로프로세서는 Xilinx Vivado의 VHDL을 사용하여 제작되었습니다. 우리 그룹은 많은 간단한 계산을 동시에 할 수 있는 GPU와 비슷한 것을 만들기로 결정했습니다.
  • 0

EdgeDetectionAccelerator

FPGA 기반 이미지 에지 감지 가속기.
  • 0
  • MIT

MaquinaDeVendas

Projeto apresentado para obtenção de nota parcial na disciplina de Circuítos Digitais, da Universidade Tecnológica Federal do Paraná, 캠퍼스 Apucarana..
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